Matrix multiplication on multiple Nios II cores

Implementation of ChaCha20 for Cyclone V FPGA (DE10-nano) easily connectable to HPS (ARM processor)

PERIDOT Standard peripherals

NIOSV + ws2812b_mm

Bộ lab FPGA/SoPC HCMUS: Quartus/Platform Designer, Verilog Avalon-MM IP, Nios II C, PIO, timer, DMA, HEX LED và ghi chú Typst.

Đồ án Hệ thống nhúng HCMUS FETEL: DE10-Standard Cyclone V SoC FPGA nhận lệnh TCP/Ethernet từ PC/Android, xử lý trên HPS/Linux, ghi bridge HPS-FPGA và hiển thị HEX0..HEX5.