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timmy61109 · timmy61109 · commit 279e31548650 · 2020-10-23T16:17:54.000+08:00
修改項目:

模組:

議題
diff --git a/README.md b/README.md
@@ -1,4 +1,4 @@
-# 學習數位邏輯設計
+# 數位邏輯設計
 使用Verilog、SystemVerilog與VHDL學習數位邏輯設計，並通過Altera Cyclone V SoC Kit、Altera Cyclone III DE0與Xilinx實作與學習，將參考以下書籍：
 
 - 數位邏輯實習 FPGA篇

Original file line number	Diff line number	Diff line change
`@@ -1,4 +1,4 @@`
`1`		`-# 學習數位邏輯設計`
	`1`	`+# 數位邏輯設計`
`2`	`2`	`使用Verilog、SystemVerilog與VHDL學習數位邏輯設計，並通過Altera Cyclone V SoC Kit、Altera Cyclone III DE0與Xilinx實作與學習，將參考以下書籍：`
`3`	`3`
`4`	`4`	`- 數位邏輯實習 FPGA篇`